IBM prezentuje technologię chipów poniżej 1 nanometra, zwiększając wydajność AI

IBM ogłosił opracowanie nowej architektury chipów, która, jak twierdzi firma, jest pierwszą na świecie technologią poniżej 1 nanometra. Rozwiązanie to ma umożliwić integrację niemal 100 miliardów tranzystorów na chipie wielkości ludzkiego paznokcia, co stanowi prawie dwukrotne zwiększenie gęstości tranzystorów w porównaniu do poprzedniej generacji technologii IBM. Ten postęp ma przełożyć się na znaczną poprawę wydajności obliczeniowej i efektywności energetycznej, szczególnie w zastosowaniach centrów danych AI.

Przełom w architekturze nanostack

Jay Gambetta, dyrektor IBM Research i IBM Fellow, określił nową technologię jako „znaczący skok naprzód”, który „wskazuje na przyszłość, w której moc obliczeniowa staje się znacznie większa bez proporcjonalnego wzrostu zużycia energii”. Warto jednak wyjaśnić termin „sub-1 nanometra”. Ze względu na fizyczne ograniczenia, budowa niezawodnych chipów z elementami fizycznymi mniejszymi niż 1 nanometr jest niepraktyczna. IBM twierdzi, że jego nowa architektura nanostack zapewnia wzrost wydajności obliczeniowej, jaki byłby oczekiwany od teoretycznego chipa z cechami fizycznymi mniejszymi niż 1 nanometr.

IBM opisuje swoją nową technologię jako zbudowaną w węźle 0.7 nanometra, który nazwano 7 angstremów (1 nanometr to 10 angstremów). Należy pamiętać, że te liczby węzłów nie odzwierciedlają rzeczywistych wymiarów fizycznych elementów chipa. W przeciwieństwie do starszych generacji chipów z lat 70. i 80., gdzie nazwa węzła odpowiadała fizycznym wymiarom, dziś tak nie jest, zwłaszcza w przypadku najnowszych technologii 3-nanometrowych czy 2-nanometrowych.

Pionowe układanie tranzystorów i poprawa pamięci SRAM

Aby pokonać ograniczenia skalowania, z którymi borykają się współcześni projektanci chipów, architektura nanostack firmy IBM pionowo układa tranzystory w rozłożonym układzie, co pozwala na upakowanie większej liczby tranzystorów na tej samej powierzchni chipa. Architektura ta bazuje na wcześniejszym rozwoju tranzystorów nanosheet, które utorowały drogę dla 2-nanometrowego węzła chipów IBM wprowadzonego w 2021 roku.

Podstawową jednostką architektury nanostack są dwa tranzystory ułożone i połączone ze sobą. Każdy tranzystor składa się z trzech nanosheetów o grubości 5 nanometrów każdy (co odpowiada około 15 rzędom atomów krzemu). Odległość między nanosheetami wynosi około 9 nanometrów.

Według prognoz z raportów technicznych firmy, architektura nanostack może zapewnić 50-procentowy wzrost wydajności obliczeniowej lub 70-procentową poprawę efektywności energetycznej w porównaniu do poprzedniej generacji chipów IBM z węzłem 2 nanometry. Firma zaprezentowała swoją architekturę tranzystorów nanostack na sympozjum IEEE Symposium on VLSI Technology and Circuits 2025 w Kioto w Japonii.

Badacze IBM zademonstrowali również, jak architektura nanostack może zapewnić 40-procentową poprawę skalowania dla pamięci SRAM (statycznej pamięci o dostępie swobodnym) podczas sympozjum VLSI 2026. Pamięć SRAM umożliwia szybkie, ale energochłonne operacje odczytu i zapisu, które są kluczowe w wielu zastosowaniach AI. Poprawa pamięci jest możliwa dzięki konstrukcji kanałów o rozłożonym układzie dla komórek bitowych SRAM (jednostek pamięci składających się z sześciu tranzystorów), co zmniejsza ogólną wysokość komórki o 40 procent i pozwala na upakowanie większej ilości SRAM na tej samej powierzchni chipa. Jest to szczególnie istotne, biorąc pod uwagę, że skalowanie SRAM drastycznie spadło w ostatnich generacjach technologii chipów; na przykład, między generacją 3-nanometrową a 2-nanometrową, skalowanie SRAM poprawiło się zaledwie o kilka procent. Gambetta podkreślił, że „to osiągnięcie 40 procent ostatecznie znajdzie zastosowanie w procesach AI, które wymagają wyższej przepustowości i wysokiej wydajności”.

Komercjalizacja i przyszłość technologii

IBM, jako firma zajmująca się badaniami nad technologiami chipów, nie produkuje komercyjnych chipów do centrów danych AI czy urządzeń konsumenckich. Zamiast tego, firma współpracuje z producentami półprzewodników, takimi jak japońska Rapidus, w celu masowej produkcji poprzedniej generacji chipów z węzłem 2 nanometry opartych na architekturze nanosheet, lub z Samsungiem w Korei Południowej w celu komercjalizacji pokrewnych technologii. Inne firmy, takie jak tajwański TSMC, niezależnie opracowały tranzystory nanosheet dla własnej technologii węzła 2 nanometry, co potwierdza pionierską rolę IBM w tej dziedzinie.

Huiming Bu, wiceprezes IBM Semiconductors Global R&D i IBM Research, zauważył, że „nanosheet stał się podstawą następnej generacji skalowania tranzystorów” i jest obecnie „przyjęty przez wszystkie wiodące odlewnie dla większości chipów 3-nanometrowych i wszystkich chipów 2-nanometrowych”. IBM nie ujawnił konkretnych firm, z którymi może współpracować w celu komercjalizacji najnowszej technologii sub-1 nanometra. Jednak Bu przewiduje, że komercyjne chipy wykonane w węźle sub-1 nanometra i wykorzystujące architekturę nanostack mogą wejść do produkcji już w ciągu najbliższych pięciu lat, a najprawdopodobniej w ciągu dekady. „Zastąpi to nanosheet jako dzisiejszy mainstream w wiodących odlewniach, niezależnie od tego, czy chodzi o procesory CPU czy GPU” – powiedział Bu, dodając, że „w ciągu dekady stanie się to kolejnym mainstreamem, który wynaleźliśmy i pomogliśmy przemysłowi przekształcić”.

Rozwój technologii sub-1 nanometra przez IBM stanowi istotny krok w ewolucji mikroelektroniki, obiecując znaczne zwiększenie mocy obliczeniowej i efektywności energetycznej, co jest kluczowe dla dalszego rozwoju sztucznej inteligencji i centrów danych. Wprowadzenie tej innowacji na rynek, choć wymaga współpracy z partnerami produkcyjnymi, może zrewolucjonizować branżę półprzewodników i wyznaczyć nowe standardy w projektowaniu chipów na nadchodzące lata.

Źródło: arstechnica.com